VeCS-Technologie: Effiziente Alternative zu sequenziellen HDI-Aufbauten

Die vertikale Interconnect-Dichte einer HDI-Leiterplatte wird üblicherweise durch die Anzahl der Laminationen gestapelter Mikrovias begrenzt. Im August 2026 hat I-Connect007 die Technologie VeCS (Vertical Conductive Structures) von Joan Tourné, CEO der NextGin Technology, erneut technisch durchleuchtet. Der Ansatz reduziert oder ersetzt sequenzielle Aufbauprozesse, ohne dass die vertikale Verbindungsdichte sinkt. Für Fertiger mit hoher HDI-Ausbringung verschiebt sich damit der physikalische Grenzbereich vertikaler Interconnects nach unten.

Prozess-Eingriff und Stackup-Wirkung

VeCS adressiert drei fertigungstechnische Engpässe direkt. Erstens: Mehrere Laminierzyklen entfallen oder werden reduziert. Jeder entfallene Zyklus entfernt einen Pressvorgang mit zugehörigem Schrumpfungs- und Registerrisiko, das bei Mehrfach-Laminationen kumuliert. Zweitens: Die vertikale Interconnect-Dichte steigt, ohne dass die Lagenanzahl des Stackups eskaliert. Die Dielektrizitätskonstante und der Tg-Wert des Substrats bleiben frei wählbar; VeCS erzwingt kein proprietäres Material. Drittens: Die genutzten Prozesse bleiben kompatibel mit Standard-Ausrüstung der PCB-Fertigung — Laserbohren, Kupferplattierung, Metallisierung. Geändert wird die Via-Geometrie, nicht die Materialbasis.

Der Bericht nennt RDL-Pitches im Bereich um 150 µm und darunter als hinreichende Verdrahtungsdichte für ausgewählte Anwendungen. Dieser Wert markiert die physikalische Untergrenze, an der VeCS als Alternative zu gestapelten Mikrovias konkret wird. Unterhalb dieses Bereichs stoßen sequenzielle Aufbauten mit ihren Mehrfach-Laminationen an die Grenzen der Ausbeute und der Layer-to-Layer-Registrierung.

Treiber aus AI und HPC

Der Anwendungsdruck kommt aus der Package-Ebene. Moderne AI-Prozessoren wie die NVIDIA-Architektur Blackwell benötigen tausende Package-Verbindungen, mehrere Stacks von HBM und dissipieren 1000 W und mehr. Diese thermische und elektrische Last verschiebt die Anforderungen an Package-Substrate, RDL-Layer und das thermische Management der Gesamtanordnung. Die Leiterplatte ist nicht mehr passiver Träger, sondern elektrisch und thermisch mitbestimmender Teil des Systems.

ELIC (Every Layer Interconnect) erfährt laut I-Connect007 breitere Adaption in HDI-Aufbauten, führt jedoch signifikante Prozess- und Zuverlässigkeitsrisiken mit sich. Genau dort setzt VeCS an: gleiche oder höhere vertikale Verbindungsdichte bei reduzierter Anzahl kritischer Prozessschritte. Signal- und Power-Integrität bleiben die maßgeblichen Treiber. Reflexionen und GND-Return-Path-Optimierung werden im 3D-Feldsolver abgestimmt — Pad-Geometrien, Antipads, induktive und kapazitive Anteile.

Prüfpflichten im eigenen Haus

Eine Bewertung steht und fällt mit Messreihen aus dem eigenen Labor. Relevant sind: Höhenausgleich der Kupferfüllung im Querschliff, Haftung der vertikalen Struktur zur umgebenden Matrix, CAF-Wachstum unter Temperatur-Feuchte-Wechsel, Zyklenfestigkeit im Bereich -55 °C bis +125 °C sowie Impedanz- und Skew-Messungen an realen Teststrukturen. Solange keine unabhängigen Messreihen aus zertifizierten Laboren zu diesen Parametern vorliegen, bleibt VeCS eine Fertigungsoption mit physikalisch plausiblen Vorteilen. Vor einer Serienadaption ist die eigene Fehleranalyse an Querschliffen und Messprotokollen zwingend.