TSMC baut US-Präsenz mit 265 Milliarden Dollar für zwölf neue Chip-Fabriken massiv aus

Für die deutsche und europäische Leiterplattenfertigung verschiebt dieser Kapazitätsausbau die Spezifikations- und Lieferkettenparameter für organische Substrate, Build-up-Filme und HDI-Aufbauten mit gestapelten Mikrovias.

Investitionsstruktur und Fertigungsschwerpunkte

Die zusätzlichen Mittel fließen laut US-Handelsministerium in die Erweiterung der bereits angekündigten Fab-Cluster in Arizona. Geplant sind High-End-Fertigungsstätten für Logik-Chips sowie Advanced Packaging, das die Schnittstelle zwischen Wafer und organischem Substrat neu definiert. Der SEMI-Mid-Year-Forecast beziffert das Wachstum des globalen Halbleiter-Equipment-Absatzes für 2026 auf 23,2 Prozent gegenüber dem Vorjahr. Treiber sind Logik, Speicher und Advanced Packaging für KI-Anwendungen, die allesamt eine höhere Anschlussdichte, kleinere Pitch-Werte und damit steigende Anforderungen an das Trägersubstrat mit sich bringen.

Direkte Auswirkung auf Substrat- und Leiterplattenparameter

Advanced-Packaging-Aufbauten verlangen organische Substrate mit Lagenanzahlen im zweistelligen Bereich, Dielektrizitätskonstanten, die im Hochfrequenzbereich stabil bleiben, und Tg-Werte, die wiederholte Reflow-Zyklen ohne Delamination überstehen. Die Verlagerung der Volumina in den nordamerikanischen Raum verschiebt die Beschaffungspfade für ABF-Substrate (Ajinomoto Build-up Film) und für HDI-Leiterplatten mit gestapelten Lasermikrovias. C Sun, taiwanesischer Anbieter für PCB- und Packaging-Equipment, sieht Advanced Packaging und PCB-Nachfrage als zentrale Treiber für den 2026er Umsatz.

Quantencomputing als paralleler CMOS-Pfad

Imec und Diraq haben die Fertigung eines 8-Qubit-Silizium-Quantenprozessors in Standard-CMOS-Technologie vorgestellt. Skalierbarkeit in bestehenden Halbleiterfabs setzt Defektdichten unter 0,1 cm⁻², Dotiergenauigkeit im ppm-Bereich und lithographische Präzision im Sub-10-nm-Bereich voraus. Für Leiterplattenhersteller entsteht daraus kurzfristig keine direkte Substratnachfrage, mittelfristig aber ein Bedarf an Aufbau- und Verbindungstechniken, die bei kryogenen Temperaturen zuverlässig funktionieren. Kupferleiterbahnen verändern unter Kryo-Bedingungen ihren spezifischen Widerstand; das Leiterplatten-CTE muss auf den Chip-CTE abgeglichen werden.

Prüfparameter zur Validierung

Drei Kennwerte entscheiden, ob bestehende Multilayer-Prozesse die Advanced-Packaging-Anforderungen abdecken:

• CAF-Wachstum (Conductive Anodic Filament) unter beschleunigter Alterung bei 85 °C und 85 Prozent relativer Feuchte über mindestens 1000 Stunden.
• Impedanztoleranz der Mikrovias bei Stapelhöhen oberhalb von zwölf Lagen, gemessen mit TDR bis 20 GHz.
• Haftfestigkeit der Kupfer-Polyimid-Grenzfläche in starr-flexiblen Aufbauten nach Thermal-Cycling-Test zwischen minus 55 und plus 150 °C.

Sobald konkrete Substrat-Spezifikationen aus den Arizona-Fabs veröffentlicht werden, müssen diese Werte gegen die laufenden Fertigungsprozesse validiert und in die IPC-konforme Fertigungsdokumentation überführt werden.