PCB West 2026: Kostenlose Fachvorträge zu Leiterplattendesign und Fertigung

Kostenlose Technikslots bei PCB West 2026

Das Programm deckt Signalintegrität, UHDI, Flex-Design, Simulation und Bestückung ab — ein dichter Querschnitt aktueller Design- und Fertigungsfragen, der sich auch für deutsche Leiterplatten- und Bestückungsingenieure als Screening-Werkzeug eignet. Registranten, die bis zum 28. September anmelden, erhalten Ausstellung und Sessions kostenfrei; Tageskasse am Veranstaltungstag 25 USD.

Inhaltliche Schwerpunkte der bestätigten Vorträge

Sechs Referenten sind namentlich fixiert. Rick Hartley behandelt die Vor- und Nachteile von Kupferflächen auf Signallagen — ein klassischer Querschnittsgegenstand mit direktem Durchschlag auf Impedanz und Augendiagramm-Marge. Bei ungünstiger Flächenführung steigt die parasitäre Kapazität gegen Masse, die Impedanz fällt unter den Sollwert und die Jitter-Marge schrumpft messbar. Al Block (DirectPCB) stellt den Vortrag "The Hidden Failure Mode Using Mixed VIPPO in BGA Structures" vor. VIPPO-Mischprozesse in BGA-Aufbauten sind ein bekanntes Risikofeld für Voids und Delamination an der Pad-Grenzfläche; die exakte Fehlerbild-Dokumentation ist für Layout-Reviews und Bestückungsfreigaben unmittelbar relevant.

Ergänzend thematisieren Matt Leary (Newgrange Design) den CAD-Migrationsaufwand und Dr. Hayao Nakahara den PCB-Marktausblick. Ed Dodd (Cofactr) behandelt die Sourcing-Lücke zwischen Prototyp und Serie — ein wiederkehrender Engpass bei der Skalierung von UHDI- und Starr-Flex-Layouts, wo Bauteilfreigaben, Stack-up-Änderungen und Lieferantenwechsel zeitlich versetzt erfolgen. Itera-CEO AJ Cooper hält die Keynote "It's Time to Kill the Respin"; der Titel adressiert direkt die Iterationstreiber im Front-End-Workflow und damit die Frage, welche Review-Schritte tatsächlich Respins vermeiden.

Praktische Konsequenz für die eigene Linie

Wer UHDI- oder Starr-Flex-Designs auditiert, sollte Signalintegritäts-Session und BGA-Vortrag als Referenzrahmen für interne Reviews nutzen. Konkret messbar sind drei Prüfschritte: erstens die Impedanzmessung an Via-Arrays auf gestapelten Mikrovias mit angrenzenden Kupferflächen, zweitens die Querschliff-Inspektion an BGA-Pad-Interfaces nach VIPPO-Mischprozessen zur Bewertung von Void-Fläche und Intermetallisch-Phasen, drittens ein Abgleich des CAD-Wechselaufwands gegen bestehende Bibliotheken und Footprint-Regelsätze. Für Hersteller starrer, flexibler und starr-flexibler Leiterplatten liefert das Programm zudem direkten Input zu UHDI-Toleranzketten und zu Sourcing-Strategien beim Übergang vom Prototyp in die Serie.

Rahmenbedingungen: Ausstellung und Gratis-Sessions bei Registrierung bis 28. September kostenfrei, Tageskasse 25 USD. Veranstalter ist die PCEA, Konferenzleitung Mike Buetow.