HBM-Speichertechnologie: Warum 16 Lagen die neue Grenze für Chip-Architekturen markieren

Micron sieht bei 16 DRAM-Schichten den letzten klar beherrschbaren Punkt. Jede weitere Lage treibt den Kompromiss aus Bandbreite, Verlustleistung und Wärmeabfuhr in nichtlineare Bereiche. Für die Substrat- und Aufbautechnik bedeutet das messbare Verschiebungen bei TSV-Dichte, B-Die-Architektur und Bondverfahren.

Stapelhöhe als harte Randbedingung

Aktuelle HBM-Generationen arbeiten mit 8 oder 12 DRAM-Schichten pro Stapel. Samsung und SK Hynix peilen 16 bis über 20 Lagen an, Micron stuft den Pfad bis 16 als technisch klar ein. Bei 20 und mehr steigen die Herausforderungen nach Microns Darstellung rapide, da TSV-Abstand, PHY-I/O-Anzahl und physische Stapelhöhe nicht symmetrisch zur Bandbreite skalieren. HBM4 nutzt nach Samsung-Angaben D1c- und 4-nm-Prozesse für das B-Die, um Stromverbrauch und Fläche zu reduzieren. Die zugrunde liegende Kennzahl bleibt eindeutig: Rechenleistung wächst etwa alle zwei Jahre um Faktor drei, Speicherbandbreite bleibt unter Faktor zwei. Die unausweichliche Folge: Bandbreite, nicht Transistorleistung, wird zum begrenzenden Faktor. 3D-Stapelung und Hybrid Bonding gelten auf der Konferenz als unvermeidliche Schlüsselwörter.

Folgen für Substrat und Packaging

Samsung verlagert Logik ins B-Die und gliedert die HBM-Entwicklung in drei Schritte: cHBM als gegenwärtiger Stand, aHBM mit erweiterter Logik im B-Die, zHBM als Zielzustand echter 3D-Integration. Das unterste Substrat ist damit nicht mehr passiver Träger, sondern aktiver Bestandteil des Stacks. TSV-Pitch, PHY-Dichte und thermische Pfade sind substratseitig neu zu qualifizieren, Mikrovia-Layouts auf höhere Aspektverhältnisse auszulegen. Hybrid Bonding rückt in den Pflichtbereich, klassische Lotkontakte verlieren an Boden. Für die laufende Fertigung heißt das: Querschliffe auf Bondqualität, Tg-Verhalten unter zyklischer Last und CAF-Wachstum bei erhöhter Felddichte müssen in den Prüfplänen nachgezogen werden. Standardtestpläne auf FR-4-Niveau reichen nicht. Wer Substrate für solche Stacks qualifiziert, kommt an höherwertigen Dielektrika und an Messreihen zur Dielektrizitätskonstante unter Frequenzlast nicht vorbei. Fortschrittliche Gehäuse- und Wärmeabfuhrtechnologien werden parallel entscheidend.

Was zu verfolgen bleibt

Drei Punkte stehen zur Beobachtung: der konkrete Zeitpunkt des Übergangs von aHBM zu zHBM bei Samsung, die Auswahl der Substratzulieferer für die B-Die-Verdrahtung und die Frage, ob die Wärmeabfuhr aus 20+ Lagen ohne aktive Kühlung im Standardgehäuse beherrschbar bleibt. Hinzu kommt die Skalierbarkeit klassischer thermischer Pfade unter echter 3D-Integration. Solange keine belastbaren Messreihen aus Qualifizierungsläufen vorliegen, bleibt 16 Lagen der sichere Referenzpunkt.