PCIe-Evolution: Warum 3D-Architekturen das Leiterplatten-Design verändern

Nach einem Bericht von Electronic Design rückt PCIe näher an eine 3D-Architektur heran: Nicht mehr nur die höhere Datenrate, sondern auch die Führung schneller Signale durch dicht gepackte 2,5D- und 3D-Strukturen wird zum entscheidenden Entwicklungsproblem. Für uns im Leiterplatten- und Fertigungsumfeld ist das relevant, weil sich die kritischen Übergänge zwischen Chip, Package, Substrat und Board weiter verdichten. Wer das Routing erst am Ende betrachtet, bekommt den DRC-Fehler dann meist genau dort, wo ohnehin kaum noch Platz ist.

Mehr Bandbreite verschärft die Signalintegrität

PCIe verbindet in Rechenzentren Prozessoren, KI-Beschleuniger, Switches, Speicher, Netzwerkkarten und NVMe-Speicher. Die steigenden Anforderungen an KI-Systeme erhöhen dabei den Druck auf die I/O-Bandbreite. Laut Electronic Design erscheinen neue PCIe-Generationen inzwischen ungefähr im Abstand von zwei Jahren; die Spezifikation für PCIe Gen 8 wird für 2028 erwartet.

Mit PCIe Gen 6 steigt die Signalisierungsrate gegenüber Gen 5 deutlich. Der Bericht beschreibt ein 3D-Testchip-Konzept von Synopsys, das 64 GT/s pro Lane und bis zu 128 GB/s über eine Acht-Lane-Verbindung erreicht. Verwendet wird PAM4-Signalisierung. Das ist nicht nur eine Meldung aus der Chipentwicklung: Jede zusätzliche Stufe zwischen Die und Steckverbinder kann bei solchen Datenraten die Signalintegrität beeinflussen.

Für das Layout bedeutet das: Wir sollten die PCIe-Kette nicht als isoliertes Board-Routing behandeln. Die elektrische Strecke beginnt bereits an der PHY- und Package-Struktur und setzt sich über mögliche TSVs, Substrat, Lötstellen, Via-Felder, Leiterbahnen und Steckverbinder fort. Besonders bei starr-flexiblen Aufbauten oder kompakten Hochgeschwindigkeitsmodulen muss die gesamte Verbindung als zusammenhängendes System bewertet werden.

3D-Integration verändert die Randbedingungen

Bei klassischen monolithischen Chips liegen PCIe-PHYs nahe am Rand des Silizium-Dies und damit nahe an den I/O-Verbindungen des Packages. In 2,5D-Aufbauten liegen mehrere Dies nebeneinander und sind über Interposer verbunden. In 3D-Strukturen werden Dies übereinandergestapelt, unter anderem mit Face-to-Face-Architekturen und TSVs.

Das verkürzt die Verbindungswege zwischen den Dies und kann höhere Bandbreite, geringere Latenz sowie eine bessere Effizienz ermöglichen. Gleichzeitig wird der Weg aus dem Package heraus anspruchsvoller. Die interne Die-to-Die-Kommunikation kann über UCIe erfolgen, während PCIe die Verbindung zum restlichen System übernimmt. Genau an dieser Schnittstelle treffen hohe Signaldichte, begrenzter Bauraum und empfindliche Übergänge aufeinander.

Beim Layout-Review sollten wir deshalb nicht nur die Lane-Zuordnung und die Längentoleranzen prüfen. Ebenso wichtig sind die Übergänge zu BGA, Interposer oder Steckverbinder, die Referenzflächen, die Via-Struktur und die verfügbare Fläche für eine saubere Stromversorgung. Ein Footprint, der im 2D-Editor ordentlich aussieht, kann sich im fertigungsgerechten Aufbau als Engpass erweisen. Der Bestückungsdruck ist dabei selten das Problem – der fehlende Raum zwischen Signallagen und Rückstrompfad schon eher.

Thermik gehört in dieselbe Review-Runde

Electronics Weekly weist parallel darauf hin, dass thermische Randbedingungen den Halbleiter-Entwicklungsprozess stärker prägen. Wärme wandert vom Die durch Package, Substrat und Leiterplatte in die Kühlumgebung; damit werden neben elektrischen auch mechanische und strömungsdynamische Faktoren relevant.

Für die Praxis heißt das: Signalintegrität und Thermik sollten bei dichten PCIe-Aufbauten nicht getrennt voneinander bewertet werden. Ein Bereich mit hoher Leistungsdichte kann die Temperaturverteilung verändern, während Kühlkörper, Luftstrom oder mechanische Einschränkungen das Routing und die Platzierung begrenzen. Besonders bei leistungsstarken Recheneinheiten müssen wir daher früh klären, welche Fläche für thermische Anbindung, Versorgung und Hochgeschwindigkeitssignale tatsächlich gemeinsam verfügbar ist.

Der wichtigste Prüfpunkt ist damit weniger die Schlagzeile „PCIe wird 3D“, sondern die Übergabe zwischen den Disziplinen. Layout, Package, Signalintegrität, Stromversorgung und Kühlung müssen denselben Aufbau betrachten. Wenn wir diese Schnittstellen früh im CAD-Modell und im DFM-Review zusammenführen, lassen sich viele spätere Änderungen vermeiden – und der berühmte letzte freie Routing-Kanal bleibt vielleicht tatsächlich frei.