Neue Testinstrumente von Teradyne: Herausforderungen für das High-Speed-Layout

Die Instrumente zielen nach Angaben des Herstellers auf die wachsenden Anforderungen beim Test von KI- und Rechenzentrumschips ab. Für uns als Layout-Entwickler:innen ist das mehr als eine Schlagzeile: die Testseite rückt näher an unsere Designs, und damit gewinnen Routing-Entscheidungen, Testzugänglichkeit und Signalqualität weiter an Gewicht.

Hochgeschwindigkeit trifft Testpfad

Mit dem UltraPort-PCIe6 bringt Teradyne nach eigenen Angaben die erste ATE-Lösung für PCIe-Gen6-Schnittstellen auf den Markt: 64 Gbps (PAM-4) über 32 Lanes pro Instrument, dazu ein serverbasiertes Backend mit bis zu 2 TB Arbeitsspeicher für große Testdatensätze. Wenn solche Baugruppen in unseren Testzellen landen, schärft das den Blick auf Impedanzkontrolle, Lagenaufbau und Via-Stub-Management. Die Signalqualität, die der Tester am Pin noch sauber auswerten kann, definiert letztlich auch unsere Spielräume im Layout. Achten Sie bei aktuellen Hochgeschwindigkeitsdesigns darauf, dass TDR-Messungen am Prototyp die erwarteten Werte halten — sonst diskutieren wir später über Fehler, die längst im Routing begründet sind. Übrigens: schon bei 5 Gbps, die der UltraPin5000-EM unterstützt, ist das Thema differentielle Paarlänge und Skew kein „nice to have" mehr, sondern Pflicht.

Testabdeckung wandert nach vorn

Spannend für unseren Alltag: Teradyne beschreibt das Ziel, Testabdeckung stärker in frühere Fertigungsschritte zu verlagern — bis hin zur Known-Good-Die-Aussage für HBM und Advanced Packaging. Qualitätssicherung wandert damit weg von der klassischen Board-Level-Prüfung, hin zu Wafer-Probe und Modul-Validierung. Umso wichtiger, dass wir Test-Pads, JTAG-Zugänge und die Trennung von Power- und Signalflächen von Anfang an mitdenken. Ein typischer Fehler, den wir in Reviews immer wieder sehen: Testpunkte werden erst spät unter den Routing-Druck geschoben — und sind dann unter dem BGA kaum noch kontaktierbar. Mein Vorschlag: legen Sie die Testlandplätze parallel zur Pin-Map fest, nicht danach.

Pragmatischer Blick nach vorn

Die neue Plattform skaliert nach Herstellerangaben in extreme Bereiche — mehr als 15.000 Ampere pro Testzelle, bis zu 80-fach mehr Vektor-Speicher als vergleichbare Lösungen am Markt, Pattern-Loads bis zu zehnmal schneller. Wir müssen nicht alles mitmachen, aber wir sollten verstehen, welche Erwartungen die Testseite an unsere Designs hat. Mein Tipp aus der Praxis: nehmen Sie die Teststrategie in die frühen Design-Reviews mit auf, nicht erst ins Layout-Freeze. Das spart Diskussionen mit der Fertigung und vermeidet die unschönen „das ging halt nicht mehr"-Kompromisse am Ende. Die Abwärtskompatibilität zur bestehenden UltraPin2200-Serie schützt übrigens Investitionen — ein guter Anlass, die eigene Roadmap einmal mit der Teststrategie abzustimmen, bevor der nächste Hochlauf ansteht.