Vom Bohrtakt zur Halbleiterpräzision: Wie KI-Anforderungen die Leiterplattenfertigung transformieren

Signallaufzeit ersetzt Bohrertakt

Die Kennzahl verschiebt sich. Laut Analyse des Branchen-Newsletters semivision treten PCB-Fertigungslinien aus dem klassischen Kapazitätszyklus – Bohren, Fräsen, Rückseitenbohren – in einen Prozess-Upgrade-Zyklus ein. Drei Treiber wirken parallel: hochfrequenztaugliche Leiterplattenprozesse, Fertigung für 800G- und 1.6T-Hochgeschwindigkeitsoptik sowie Inspektion für Advanced Packaging und Co-Packaged Optics (CPO). Der Markt blickt damit nicht mehr primär auf Bohr- und Fräskapazität, sondern auf Signalintegrität, mechanische Präzision und optische Sauberkeit.

Anlagen, EDA und die neue Toleranzkette

Signalintegrität, mechanische Präzision und optische Sauberkeit sind die neuen Engpässe. Der Equipment-Content pro Linie steigt, die Zahl der Prozessschritte ebenfalls. Aus Bohrtakten pro Stunde werden Lochqualität, Kantenschärfe und Oberflächenreinheit im CPO-AOI-Bereich. Das ist der Sprung von Leiterplattentoleranz zu Halbleitertoleranz. Wer weiterhin auf Taktraten optimiert, kauft die falsche Metrik.

Parallel verdichtet sich die Design-Seite. Siemens Digital Industries Software meldet, dass NanoBridge Semiconductor die Precision FPGA Synthesis übernommen hat. NanoBridge entwickelt nichtflüchtige FPGAs auf Basis der proprietären NanoBridge-Technologie, ausgelegt für Anwendungen mit niedriger Verlustleistung und hoher Zuverlässigkeit unter rauen Umgebungsbedingungen – Luft- und Raumfahrt, Automotive, kritische Infrastruktur. Die OEM-Vereinbarung deckt die Familien NBS6503H und NBS1201 ab. NanoBridge stellt Kunden eine auf diese Familien abgestimmte Version der Synthese bereit. Co-Founder und CTO Toshitsugu Sakamoto spricht von einem wachsenden Ökosystem und einem zugeschnittenen Synthese-Flow. Yukio Tsuchida, VP Siemens EDA Japan, verweist auf reduzierte Komplexität und schnelleres Time-to-Market für Halbleiter-Innovatoren.

Der Datenpunkt ist für die PCB-Welt relevant, weil FPGA-Synthese und Leiterplattenrealität an derselben Hochfrequenz-Schnittstelle konvergieren. Die Toleranzfelder, die Siemens-Tools auf Chipebene adressieren, entscheiden auf Boardebene über Funktion oder Feldausfall. Mikrolunker im Via, Glasfaser-Freilegung in der Lochwandung, Smear-Reste im Stacks – jede Abweichung wird über die steigenden Datenraten zum SI-Risiko.

Prüfpunkte, die jetzt schärfer gestellt werden müssen

• Lochqualität am Querschliff: Mikrolunker, Glasfaser-Freilegung, Smear – Messung am Schliff, nicht nur Toleranz am Bohrerdurchmesser.
• Oberflächenreinheit: Partikelkontamination an optischen Schnittstellen, sobald CPO-Baugruppen in das Board integriert werden.
• Synthese-Output für FPGA-bestückte Baugruppen: Timing-Plausibilität zwischen Hersteller-Toolchain und eigener SI-Simulation, bevor Layout und Stackup festgezurrt werden.

Der Kapazitätszyklus ist nicht vorbei. Aber Anlagen, die in den nächsten zwölf Monaten beschafft werden, entscheiden über Wettbewerbsfähigkeit bei AI-Servern und 1.6T-Optik – nicht bei Consumer-Elektronik.